6.回路設計例

 

次に実際の回路設計例を示します。最初はパワーアンプです。
図19に回路図を示します。ここでは、一番簡単な回路として25W MOS-FETアンプを示します。

このアンプは、初段のバッファーアンプはダーリントン・ジャンクションFETによるソースフォロア、出力はダーリントンMOS-FETのソースフォロアです。ゲインは約26dBにしますので、SATRI-ICの入力抵抗510Ω、RLは10KΩのAカーブのボリュームVR3です。
最大出力電圧はピーク値で約20V、ゲインは26dBですから、その時の入力電圧は1V、ピークの入力電流は2mAです。
バイアス電流はこれに合わせて2mAとし、定電流素子として定電流ダイオードの2mAを使用します。

出力のMOS-FETのバイアス回路は1KオームのVR1、2とします。ここにはバイアス電流2mAが流れますから、バイアス電圧は0〜2Vが得られます。MOS-FETのバイアス電流は200〜500mAが適当です。MOS-FETの種類によってバイアス電圧が違いますから、VR1、2の値はそれに合わせて決めてください。

VR1、2には並列に220〜470μFのOS-CONを並列に入れます。これにより、VR3を絞り切ったとき出力が絞り切れないのを防ぎます。

オフセットはDCサーボで補正します。DCサーボ用のOPAMPはなるべくオフセット、ドリフトが少ないものを使います。OPAMPの電源は±20Vでは高すぎるので、5Vのツェナーダイオードを直列に挿入し電圧を下げます。
補正電流は数μAなので、OPAMPの出力には10KΩを直列に入れておきます。これで、入力側のバッファアンプのオフセットも0.7V位までは打ち消すことができます。
もし、DCサーボで打ち消せないくらいのオフセット電圧が初段のバッファアンプで発生するときは、バッファアンプにもオフセットバランス回路が必要です。

調整は次のように行います。準備としては1Aの電流計を電源と直列に入れ、出力とグランドの間に0.1V程度のDC電圧計を接続します。
入力はショートし、VR1、2、とVR3を最小に絞ります。

電源を入れ、電流計で電流がほとんど流れないのを確かめ、VR1、2を徐々に上げて行きバイアス電流を設定し、同時に出力のDC電圧が0Vになるように調整します。

次にVR3を徐々に上げて行き、最大にしたときDC電圧が出なければ完成です。もし、その時DC電圧が出るようであれば、初段のFETの出力にオフセット電圧が出ていないかどうか確かめてください。
もし、出ているようであれば、NPNとPNPの組み合わせを変えてみるか、オフセット調整回路を入れます。

この回路では、電源電圧を±20Vとしましたが、もっと出力の大きいパワーアンプを設計するときはSATRI-ICの最大定格以上の電源電圧が必要になります。その時は図20に示すような回路を使用します。






 

この回路では電源電圧は±50Vです。SATRI-ICの最大定格をオーバーしますから、この電圧をSATRI-ICに供給することはできません。
ですから、Q3、Q4による簡単な定電圧回路で±11Vに電圧を下げます。
そうすると、今度は出力段に対する出力電圧が足りません。

そこで、次のような回路を付加します。Q1とQ2はレベルシフトのためのベース接地です。
それぞれのエミッタとSATRI-ICの反転出力 PIN3、10を接続します。こうすることにより、SATRI-ICに供給電圧以上の電圧はかからなくなります。そして、SATRI-ICの反転出力からの出力電流は、そのままQ1、Q2のコレクタから出力されます。

この出力電流はQ5、Q6のデュアルトランジスタで構成されたカレントミラー回路の入力部に入ります。

このとき、電源電圧が±50Vと高いので、最大出力電圧は36V(RMS)必要です。
1V入力で最大出力を得ようとすると、36倍のゲインが必要です。入力抵抗を1KΩとするとRLのVRは36KΩ、規格品の中から選ぶとすれば50KΩが必要です。
しかし、帯域とノイズを考えればVRの値は 10KΩ位に押さえたいところです。

そこで、カレントミラーのエミッタ抵抗の比を入力側と出力側で2:1にして、出力側の電流を入力側の2倍に設定します。
こうすることにより、電流が2倍になりますので、同じRLの値で2倍のゲインをとることができます。
そうすると、入力抵抗を510Ωとすることで、RLに10KΩのVRを使い、約40倍のゲインを確保することができます。

この回路で注意する点は、Q1、2、5、6のトランジスタの耐圧とコレクタ損失です。また、Q5、6にデュアルトランジスタを使えないときは2個のトランジスタを熱結合して使用することです。

このように、SATRI-ICは電流出力になっているため色々なアレンジができます。

その設計の方法も従来の回路のような動作点の設計の必要がなく、水道管を配管して行くように電流の通り道と方向を決定し、最後に必要なところで電圧に変えてやるということだけです。
また、電流の分割、合成も簡単にできますので分配回路、演算回路も簡単に作ることができます。

次に、MC用RIAAイコライザ回路を設計してみます。

SATRI-ICでRIAAイコライザを構成すると、従来の方式にない大きなメリットが出てきます。まず図21が従来のCR型イコライザ回路です。

例えば、内部インピーダンス1Ω、出力電圧0.1mVのMCカートリッジを入力とします。
最初の1段目のヘッドアンプではなるべく増幅度を上げたいところですが、安定度やクリップレベル、周波数帯域を考えると60dBくらいの増幅が適当です。
このときヘッドアンプの出力は100mVになります。その後にCR型のRIAAネットワークが入ります。
その時の挿入損失は-30dB位です。その後の出力アンプの入力は約3.3mVになります。出力アンプではS/Nを良くするためになるべく増幅度を下げたいのですが、入力が3.3mVしかないので40dB位の増幅が必要です。
ですから、最終出力電圧は 330mVとなります。 ノイズ電圧が0.1mVとすると、全体の増幅度は70dBですので、S/N比は入力換算で-150dBとなりますが、出力電圧に対するS/N比は -70dBです。
SATRI-ICでRIAAイコライザを構成すると図22のようになります。

MCカートリッジの出力は内部インピーダンスが1Ωで出力電圧が0.1mVですから、出力電流は0.1mA、この出力電流をSATRI-ICの入力電流とすれば、RL10KΩで1Vの出力が得られます。
つまり、RIAAネットワーク自体をRLとし、1KHzで10KΩのインピーダンスを持つように設計します。

また、図21のR2にあたるR1が直列ではなく並列になっていますが、これは、SATRI-ICの出力が電圧ではなく電流であるためです。

SATRI-IC自体は増幅をしないので、クリップすることもありません。
RIAAカーブはRIAAネットワーク通りに増幅度が変化することで得られます。

また、出力アンプにゲインを持たせる必要がないので、出力アンプのノイズでS/N比が悪化することもありません。
ゲインは電圧換算すると80dB、ノイズ電圧は20μV位ですから、入力換算のS/N比は-174dB、出力電圧に対するS/N比は-94dBです。

これはCDのS/N比に匹敵しますが、残念ながらLP自体のS/N比が悪いのでその性能を完全に発揮することはできませんが、ダイレクトカッティングなどテープを通らない物などは非常に高いダイナミックレンジを楽しむことができます。
また、出力が大きいので、プリアンプを通さなくとも、そのままメインアンプに接続することができます。

SATRI-ICのRIAAイコライザアンプは、電流入力ですので、出力電圧が大きいMCカートリッジが出力が大きいとはかぎりません。
電流が大きいものが出力は大きくなります。残念ながら、出力電圧は規格としてありますが、出力電流は規格としてありませんので、次のようなことを目安に選ぶと良いでしょう。

●　出力電圧を内部インピーダンスで割った値が出力電流の目安となる。
　ただ、実際には必ずしもこの値の電流出力が得られるわけではないようなので、あくまで目安にしかなりません。

●　マグネットが大きいほうが磁束密度が大きく出力電流が大きい。
　これも、アルニコの大きい磁石よりも、ネオジウム・マグネットなどの高エネルギーマグネットのほうが小さくても磁束密度は大きいです。

●　コイルはカンチレバーの根元にあるより、針先に近いところにあるほうが振動振幅が大きいので、出力電流は大きくなる。
　内部インピーダンスが大きくなると、全体のゲインが下がるのでノイズも減りS/N比は向上する。

最後に、実際のMC用RIAAイコライザ回路を図23に示します。

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